对于130nm以下的纳米技术，IC制造商发现在生产的早期阶段实际良率远小于期望值(图1)，超过60%的设计需要重新制作整个掩膜才能达到可接受的良率和性能指标。传统方法对提高现代工艺下的良率更是无能为力，因为与传统工艺相关的良率问题不再是引起当前良率问题的主要原因(图2)。而且，传统的DFM方法只依赖于对下游效应的精确估计。在纳米工艺节点上，制造和光刻问题对硅片性能有着深远的影响，需要有关制造效应的高度精确信息才能确保可靠的预测值。
芯片制造商以前都是通过一系列针对特殊工艺和制造的设计规则与版图设计师交流有关制造效应的数据。只要遵循这些规则，半导体公司就能预期得到标称的良率水平。为了适应工艺的变化，制造商需要在设计规则中建立足够的保护带(guard-band)，因此这种设计无法发挥制造工艺的全部潜能，也无法实现最大的性能指标。
今天，先进的工艺大大地改善了复杂性和设计规则。现在制造商大大地增加了必要的设计规则，这些规则有一系列的可选的、但是又推荐采用的规则，设计师利用这些规则可以发挥最新工艺技术的更大潜能。然而，物理版图和亚波长光刻与芯片平整效应之间越来越多的交互作用，将显著影响良率提升和最大良率水平。在这种状况下，成功的IC开发很大程度上依赖于设计师对这些制造效应影响的精确预测能力，最新的措施是采用复杂的建模方法提供优化性能与良率所需的高精确数据。
图1：由于越来越严重的制造效应，纳米技术的实际良率已经无法达到期望的水平。
