作为Cadence Logic Design Team Solution之“Design with Verification”方法的一部分，Incisive Formal Verifier在Unisys设计前期发现了许多难以找到的功能性"臭虫"，实现了更高的团队生产率并加速了项目的完成。逻辑设计师在验证环境搭建完成之前几个月就能够验证模块设计，从而获得了更快及更节省成本的全芯片验证。而且，设计前期团队开发的断言是可以在后端流程的模拟和加速/仿真中充分再利用的，这增加了可观察性，并带来更快的调试速度和整体上更短的验证周期。
“Incisive Formal Verifier已帮助我们更高效和更早地将我们的企业服务器推向市场，而且还降低了成本，”Unisys平台开发部副总裁Steve Guarrieri表示，“另外，它还帮助减少了因为功能边界问题而重新投片的风险，并且我们发现它可以轻松和广泛地配置于我们多个项目的标准产品流程中，包括我们最先进和最复杂的ASIC。”
Unisys团队报告了其在多个项目中的成功，其中包括一个高度复杂的ASIC设计。 Incisive Formal Verifier技术易于采用，并且对设计师友好，这进一步增强了基于Incisive Design Team Simulator及 Incisive Palladium Emulator的Unisys验证环境。当Unisys集成了全面的基于断言的“从规划到闭合”验证方法学后，它实现了生产率的显著提高。
“我们非常高兴地看到像Unisys这样的公司从Cadence Logic Design Team Solution 的前期验证技术中获益，”Cadence公司验证部门全球营销副总裁Steve Glaser表示，“Incisive Formal Verifier提供了完整的基于断言的‘从规划到闭合’验证方法学，可获得巨大的生产率和质量改进，而且对于想优化RTL生成和提高项目整体上市时间的设计团队，它提供了完美的工具。”
